使用新一代SRAM實現嵌入式ASIC和SoC設計

基於傳統六電晶體(6T)儲存單元的靜態RAM記憶體一直是許多嵌入式設計中使用ASI設計C/SoC實現的開發人員所採用的利器，因為這種記憶體結構設計公司非常適合主流的CMOS製程流程，不需要增添任何額外的製程步驟。 CIS設計 如圖1a所示，基本交錯耦合鎖存器和主動負載單元組成了平面設計6T儲存單元，這種單元可以用於容量從數位元到幾百萬位元的記憶體陣包裝設計列。 經過精心設計這種記憶體陣列可以滿足許多不同的性設計能要求，具體要求設計取決於設品牌設計計師是否選用針對高性能或低功率最佳化過的CMOS製程。採用130網頁設計nm製程生產的SRAM，存取時設計間可輕鬆低設計公司於5ns，而低功率製程生產的記憶體外籍新娘存取時間通常婚友大於10ns。
記憶體單元的靜態特性使其僅需要極少的輔助電路，未婚聯誼只需要地址譯碼和使能訊號就能設計拉刀出解碼器、檢測電路和時序電路。 隨著一代代seo更先進製程節點的發展，元件的特徵尺寸婚友越來越小，單身聯誼使用傳統六電晶體儲存單元製造的靜態RAM可提供越來越短的存取時間和越來越小借錢的單元尺寸，但漏電流和對軟錯誤的感應性卻呈上升趨勢，設計師必須增加額外電路來減少漏電流，並提供故障檢測和糾正機制來‘消除’記憶體的軟錯誤。
目前6T SoC RAM單元的侷限性 然而，用來組成鎖存器和高性能負載的六電晶體導致6T單元尺寸很大，大幅限制了可在記憶體陣列中實現的儲存容量。 這種限制的主因是記憶體消耗的面積，以及由於用於實現晶片設計技術製程節點(130,90,65nm)導致的單元漏電。隨著記憶體陣列的總面積佔整個晶片面積的比率增加，晶片尺寸和成本也越來越大。 漏電流也可能超過整個功率預算，或限制6T單元在可攜式設備中的應用。更大面積或高漏電晶片最終可能無法滿足應用的目標價格要求，因此無法成為一個經濟的解決方案。